CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

طراحی ضربکننده آرایهای جهشدار با هدف کاهش توان مصرفی و PDP

عنوان مقاله: طراحی ضربکننده آرایهای جهشدار با هدف کاهش توان مصرفی و PDP
شناسه ملی مقاله: TEDECE01_425
منتشر شده در کنفرانس ملی فن آوری، انرژی و داده با رویکرد مهندسی برق و کامپیوتر در سال 1394
مشخصات نویسندگان مقاله:

سیدمسعود رضوی - مهندسی برق الکترونیک، دانشگاه امام رضا (ع)
سیدرضا طالبیان - دانشگاه بین المللی امام رضا (ع)

خلاصه مقاله:
در این مقاله با استفاده از ضربکننده آرایه ای جهشدار و توسط تکنیک برگشتی ضربکننده آرایهای جدیدی مطرح شده است که عملکرد مناسبی نسبت به ضربکننده آرایهای جهشداردارد. در قالب ضرب دو عدد 8 بیتی با استفاده از نرم افزارHspiceبوسیله ی کتابخانهی TSMC180 nm ولتاژ تغذیه 1 ولت شبیه سازی صورت گرفته است . جهت بررسی صحت عملکرد ، این مکانیزم درتکنولوژی PTM 56 nm نیز پیادهسازی و شبیه سازی شده است .نتایج شبیه سازی نشان میدهد که الکال تکنیک فوق در ضربکننده آرایهای جهشدار منجر به بهبود پارامتر PDP میشود این بهبود به ازای تکنولوژی nm 180 برابر با 23/26 درصد وبه ازای تکنولوژی 65nmبرابر با 43/88 درصد می باشد لازم به ذکر است که اعمال این تکنیک بطور قابل ملاحظه ای باعث کاهش تعداد ترانزیستورها و درنتیجه کاهش مساحت اشغالی می شود

کلمات کلیدی:
ضرب کننده آرایه ای جهش دار ، ضرب کننده آرایه ای جهش داربرگشتی ، توان مصرفی ، تاخیر

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/396346/