رضا سعیدی نیا - کارشناسی ارشد، دانشکده مهندسی کامپیوتر دانشگاه علم و صنعت ایران
محمود فتحی - دانشیار، دانشکده مهندسی کامپیوتر دانشگاه علم و صنعت ایران

امروزه سویچهای با صف ورودی ، در طراحی روتر های سریع استفاده می شوند. هر چه سرعت سویچ افزایش می یابد، زمانبندی بسته ها با اهمیت تر می شود . زیرا باید زمان محاسبه تطابق بین ورودی وخروجی به حداقل ممکن برسد . 1 ، استفاده می شود و الگوریتمی ارایه می شود که بتواند تط ابق بین ورودی وخروجی را با LJ در این مقاله از تبدیل پیچیدگی زمانی ( 2 O(n محاسبه کند کهn تعداد پورتهای ورودی /خروجی سویچ می باشد. و این زمان نسبت به الگوریتم قبلی با پیچیدگی زمانی ( 3 O(n بهتر می باشد . این الگوریتم همچنین نیاز به حافظه با O(n) دارد که مشابه الگوریتم قبلی می باشد.

زمانبندی،ماتریس زیر احتمال مضاعف،ماتریس احتمال مضاعف،ماتریس تبدیل، ماتریس نرخ،جیتر