CIVILICA We Respect the Science
(ناشر تخصصی کنفرانسهای کشور / شماره مجوز انتشارات از وزارت فرهنگ و ارشاد اسلامی: ۸۹۷۱)

بررسی توان در مدار وارونگرCMOS با استفاده از تکنولوژی های 90nm 65 و nm و کاهش ولتاژ منبع تغذیه

عنوان مقاله: بررسی توان در مدار وارونگرCMOS با استفاده از تکنولوژی های 90nm 65 و nm و کاهش ولتاژ منبع تغذیه
شناسه ملی مقاله: NCNIEE01_025
منتشر شده در اولین کنفرانس ملی ایده های نو در مهندسی برق در سال 1391
مشخصات نویسندگان مقاله:

فروغ فلاحی - دانشجوی کارشناسی ارشد دانشگاه آزاد اسلامی واحد فسا
محمود آل شمس - عضو هیات علمی دانشگاه آزاد اسلامی واحد فسا
عباس کمالی - عضو هیات علمی دانشگاه آزاد اسلامی واحد فسا

خلاصه مقاله:
امروزه ناحیه تمرکز اصلی در صنعتVLSI اتلاف توان و مصرف توان تراشه می باشد.تکنیک های مختلف براساس مدهای ذخیره توان،طراحی ساختار،بازسازی مدارها،طرح توزیع کلاک توسعه داده شده اند.سیستمهای کدگذاری متفاوت برای کاهش کار سوییچینگ مدار توسعه داده شده است.هم اکنون صنعت بسوی نانوتکنولوژی درحال حرکت است ، به همین دلیل در این مقاله سعی شده است تا با استفاده ازترانزیستورهایی در مقیاس نانو و کاهش ولتاژ منبع تغذیه با توجه به تکنولوژی در نظر گرفته شده در هر مرحله ، توان مصرفی را در مدار cmos تا حد امکان کاهش دهیم .

کلمات کلیدی:
اتلاف توان ، مدار وارونگرCMOS/نانوتکنولوژی ، نرم افزارHspice/ولتاژمنبع تغذیه

صفحه اختصاصی مقاله و دریافت فایل کامل: https://civilica.com/doc/536403/