حسین برزگر - کارشناسی ارشد برق ، دانشگاه آزاد اسلامی واحد اراک
محمدتقی منظوری - استادیار دانشکده کامپیوتر دانشگاه صنعتی شریف

در این مقاله روند کلی طراحی باند پایه رادیو دیجیتال و چگونگی پیاده سازی آن روی تراشه های FPGA مورد بررسی قرار گرفته است . ورودی باند پایه در طرف فرستند دو عدد لینک دیتا با نرخ (E1) 2048 KHZ، یک کانال 64 Kb/S جهت انتقال اطلاعات مربوط به سرپرستی و نگهداری و یک کانال 64 Kb/S صحبت کد شده اپراتور می باشد . پس از انجام مراحل فریم بندی با نرخ بیت ,4621.5 Kb/S ، فریم های رادیو جهت انتقال تحویل واحدهای IF و RF می شود . به دلیل خاصیت (1+1) ، دو عدد فرستنده در سطح RF وIF وجود دارد . در طرف گیرنده ، پس از عبور سیگنال از مراحل RF و سپس IF و تبدیل موج آنالوگ به سیگنال دیجیتال توسط مدولاسیون QPSK دیتای دیجیتال دریافتی پس از Descramble شدن از حالت فریم خارج شده و بیتهای مربوط به دیتا ، نگهداری و صحبت اپراتور از فریم خارج می شوند . همچنین گیرنده باید توانایی بازسازی کلاک دیتای لینک E1 در سطح 2048KHZ را با قابلیت تعقیب تا±50ppm را داشته باشد و کلاک دیتا درگیرنده و فرستنده هم فرکانس باشند . بدلیل خاصیت Dual بودن گیرنده ، یک سوئیچ حفاظتی خودکار در هر لحظه بهترین گیرنده را انتخاب کرده و دیتای مربوط به آن را در خروجی سیستم قرار می دهد .

ادغام کننده 2×2 ، همتراز سازی مثبت ، PDH ، فریم بندی ، FPGA,VHDL