احمد بابایی مقدم - دانشگاه صنعتی شریف
فریبا قایدامینی - دانشگاه آزاد یزد

کاهش توان مصرفی کل هدف اصلی این مقاله میباشد که برای رسیدن به آن مقالات مختلف مطالعه شده است.در این مقاله سعی شده تا روشی ارایه شود که توام با کاهش توان مصرفی ایستا و پویا، سربار سخت افزاری و تاخیر به کمترین حد خود برسد. استفاده از تکنیکهای قطع پالس ساعت (Gating Clock (و DVT به عنوان روشهای کاهش توان مصرفی پویا و ایستا در این روش استفاده شدهاند. این روش در دو تکنولوژی MOSFET و CNTFET پیادهسازی شده و نتایج به دست آمدهاند تا تاثیر تکنولوژی هم نشان داده شود. در نهایت در تکنولوژی MOSFET میانگین توان مصرفی کل برای شمارندههای 4 ،8 ،16 و 32 بیتی با پیادهسازی پیشنهادی به ترتیب 7,7 ،3,18 ،34,32 و 2,38 درصد کاهش نسبت به شمارنده عادی به دست آمد و در تکنولوژی CNTFET میانگین توان مصرفی کل برای شمارندههای 4 ،8 ،16 و 32 بیتی با پیادهسازی پیشنهادی به ترتیب 4,1 ،95,11 ،1,17 و 80,18 درصد کاهش نسبت به شمارنده عادی حاصل شد. سربار سختافزاری برای شمارندههای گفته شده نسبت به شمارنده عادی به ترتیب 9,9 ،5,9 ،3,2 و 6,1 دارای درصد افزایش میباشد.بنابر نتایج به دست آمده هرچه مساحت مدار بزرگتر شده، سربار سخت افزاری کاهش یافته است زیرا سربار مقدار ثابتی میباشد و همچنین توان مصرفی در مدارات بزرگتر بیشتر کاهش یافته است. شبیهسازیها به زبانHspice.به کمک ابزار Synopsys Cosmosscope 2015 و Synopsys Hspice 2014انجام شده اندسیستم عامل بسترپیاده سازی 2016 Server Windows و سخت افزار شامل پردازنده 12 هستهای IntelX5675 Xeon با سرعت 06GHz.3 و میزان حافظه 32 گیگابایت میباشد. سایز تکنولوژی استفاده شده 32نانومتر و فایلهای تکنولوژی مربوط به تکنولوژی MOSFET از سایت دانشگاه ایالت آریزونا (ASU (و فایل تکنولوژی مربوط به تکنولوژی CNTFET از سایت دانشگاه استنفورد دریافت و مورد استفاده قرار گرفتهاند.

توان مصرفی پویا، توان مصرفی ایستا، Gating Clock ،MOSFET ،CNTFET