نازنین خانی باقرزاده - دانشکده مهندسی برق وکامپیوتر، دانشگاه آزاد استان سمنان مهدیشهر، ایران
مریم تعجببان - دانشکده مهندسی برق و کامپیوتر، دانشگاه آزاد استان سمنان مهدیشهر، ایران
ابراهیم اسماعیلی - دانشگاه کامپیوتر، دانشگاه تکنولوژی مالزی، مالزی

برای غلبه بر نیازهای روزافزون در زمینه الکترونیک و تکنولوژی استفاده از سیستم های چندپردازنده ای به نظر اجتناب ناپذیر است. مهم ترین چالش های موجود در سیستم های چند پردازنده ای بحث ارتباطات هسته های پردازشی و حافظه ای است. با پیشرفت کنونی هر روز بر تعداد هسته های موجود در یک تراشه افزوده می شود و دیگر استفاده از روش های سنتی به مانند گذرگاه مشترک یا اتصال نقطه به نقطه مقرون به صرفه نیست. بر این اساس ایده شبکه بر روی تراشه شکل گرفت، هرچه اندازه کوچک تر می شود احتمال بروز اشکال نیز بر این اساس افزایش می یابد. یکی از مهم ترین موضوعاتی که در شبکه روی تراشه مطرح می شود طراحی الگوریتم مسیریابی کارا برای این نوع شبکه ها است. طراحی یک الگوریتم مسیریابی تاثیر مستقیمی بر میزان توان مصرفی دارد، چرا که سادگی الگوریتم مسیریابی، سادگی مسیریاب شبکه روی تراشه را در پی دارد و این امر سربار سخت افزاری را به طور قابل ملاحظه ای کاهش می دهد. طراحی الگوریتم های مسیریابی با قابلیت تحمل پذیری اشکال در شبکه روی تراشه یکی از کارآمدترین روش ها برای افزایش قابلیت اطمینان تراشه ها است در طراحی یک الگوریتم مسیریابی مناسب باید مواردی بمانند سرگردانی، قحطی زدگی و بن بست د رنظر گرفته شود در این پایان نامه سعی شده است یک الگوریتم مسیر یابی مناسب جهت افزایش قابلیت تحمل پذیری خطا و کاهش بن بست ارایه شود. ایده اصلی الگوریتم مسیریابی در این تحقیق، ایجاد یک ناحیه معیوب مستطیلی در مرحله پیکربندی، با غیر فعال کردن سوییچ های سالم براساس وضعیت سوییچ های مجاور، برای جلوگیری از بن بست و کاهش مشکلات بر برای ارزیابی از شبیه ساز استفاده شده و نتایج عملی نشان می دهد. الگوریتم مسیریابی ارایه شده با رفع نواقص و مقایسه الگوریتم ها از دیدگاه متفاوتی از ایجاد بن بست جلوگیری می کند.

شبکه بر روی تراشه Network On Chip، تحمل پذیری اشکال Fault Tolerance الگوریتم مسیریابی Routing Algorithm