الناز یعقوبی - گروه مهندسی برق، دانشگاه آزاد اسلامی واحد قایم شهر، قایم شهر، ایران
نفیسه اسفندیان - گروه مهندسی برق، دانشگاه آزاد اسلامی واحد قایم شهر، قایم شهر، ایران
الهه یعقوبی - گروه مهندسی برق، دانشگاه آزاد اسلامی واحد قایم شهر، قایم شهر، ایران
مهدی بابلی - گروه مهندسی برق، دانشگاه آزاد اسلامی واحد قایم شهر، قایم شهر، ایران

در آینده نزدیک میزان پردازش های چند هسته ای پردازنده تراشه و سیستم های مبتنی بر یک تراشه (NoC) افزایش می یابد. بنابراین، لازم است که یک توپولوژی جدید مناسب برای NoC ها در مقیاس بزرگ طراحی شود. این مقاله، یک توپولوژی شبکه کارآمد برای NoCها در مقیاس بزرگ را می کند که عملکرد را از لحاظ تاخیر بهینه می کند. این توپولوژی RaMesh نامیده شده است. معماری RaMesh همراه با توپولوژی مش، تور و مش دو بعدی خوشه بند شده برای مدل های نرم افزاری NoC و Altera ModelSim برای مدل های سخت افزاری Verilog برای شبیه سازی در نظر گرفته شده است. نتایج تجربی نشان می دهدکه عملکرد توپولوژی RaMesh بهتر از سایر توپولوژی های است.

RaMesh، توپولوی، NoC، مصرف انری ، میانگین تعداد هاپ ها