A Low Power Low Jitter CMOS Phase-Locked-Loop
محل انتشار: یازدهمین کنفرانس مهندسی برق
سال انتشار: 1382
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 1,565
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE11_121
تاریخ نمایه سازی: 18 تیر 1391
چکیده مقاله:
The design and simulation of a low power low jitter PLL, which can operate in 1GHz to 2GHz frequency range, in a 0.35-μm CMOS technology is presented. To achieve high frequency of operation with low power dissipation, a two-stage ring oscillator is introduced. A new phase detector is also presented that can be used forhigh-speed data/clock recovery. In contrast to most existing structures, which their frequency of operation arelimited by sequential logic circuits, the new circuit exploits the leading and lagging signals from the VCO which greatly simplifies the phase detector structure. Furthermore the proposed structure by using an additional PDreduces the PLL’s pull-in time while maintains better noise bandwidth. The circuit dissipates a total power of 7.2mW from a 3.3-V supply
کلیدواژه ها:
نویسندگان
Nooshin Ghaderi
Department of electrical engineering, Urmia University, Shahid Beheshti Ave., Urmia
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :