Simulation for a low-energy ternary multiplier cell based on Graphene nanoribbon field-effect transistor

سال انتشار: 1403
نوع سند: مقاله ژورنالی
زبان: انگلیسی
مشاهده: 41

فایل این مقاله در 14 صفحه با فرمت PDF قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

JR_IJND-15-1_004

تاریخ نمایه سازی: 5 اسفند 1402

چکیده مقاله:

The multiplier circuit is considered to be a significant component of larger circuits, such as the arithmetic and logic unit (ALU), and it is crucial to enhance its energy efficiency. This objective can be easily achieved by utilizing graphene nanoribbon field-effect transistor (GNRFET) devices and adopting ternary logic. Ternary circuit designs demonstrate superior energy efficiency and occupy less space compared to binary ones. The adjustability of the threshold voltage (Vth) in GNRFET devices is directly influenced by the width of the graphene nanoribbon (GNR). This offers significant advantages for ternary circuit designs. This paper presents a ۲۴-transistor low-energy GNRFET-based single-trit ternary multiplier. Our proposed design incorporates an enhanced voltage division technique to achieve logic ‘۱’ while minimizing power consumption. The primary design approach employed in our design involves the utilization of unary operators and specialized transistor configurations to reduce the number of transistors and shorten the critical path. We used the Hewlett simulation program with integrated circuit emphasis (HSPICE) and GNRFET technology with a ۳۲-nm channel length operating at ۰.۹ V and ۳۰۰˚ K to evaluate the efficiency of our circuit. We then compared it with similar existing ternary multiplier circuits. The suggested circuit displays favorable delay and power consumption characteristics and ranks as the second most optimal design in terms of energy efficiency. Furthermore, it improves the energy-delay-product by at least ۲.۸۰%.

کلیدواژه ها:

Delay ، Digital Circuit ، Graphene Nanoribbon Field-Effect Transistor (GNRFET) ، Low-Energy ، Multiplier ، Ternary Logic

نویسندگان

Zahra Rohani

Computer Department of Computer Engineering, Kerman Branch, Islamic Azad University, Kerman, Iran.

Azadeh Alsadat Emrani Zarandi

Department of Computer Engineering, Shahid Bahonar University of Kerman, Kerman, Iran.

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • Anil D. G., Bai Y., Choi Y., (۲۰۱۸), Performance evaluation ...
  • Abbasian E., Aminzadeh A., Taghipour Anvari S., (۲۰۲۳), GNRFET-and CNTFET-based ...
  • نمایش کامل مراجع