تحقیقی بر توپولوژی های شبکه بر روی تراشه

با حرکت صنعت ریزپردازنده از تک هسته ای به چند هسته ای، به منظور بهره گیری بیشتر برای دسترسی به منابع، نیاز به ارتباط موثر در میان پردازنده ها وجود دارد. افزایش تعداد پردازنده ها بر روی یکتراشه، باعث افزایش توان مصرفی، اندازه و تاخیر ارتباطی در سیستم های چندپردازنده ای می شود. برای استفاده از این پلت فرم، محققان به دنبال روش های ارتباطی مقیاس پذیر هستند. شبکه بر روی تراشه 3 یک ی از اینروش هاست، که بین تاخیر، توان، انرژی مصرفی و سطح سیلیکون مصالحه برقرار می کند. تا کنون توپولوژی های بسیاری برای شبکه بر روی تراشه پیشنهاد شده است. علاوه بر توپولوژی های کلاسیک، توپولوژی های سهبعدی نقش مهمی در کاهش این فاکتورها و در نهایت بهبود کارآیی شبکه های روی تراشه دارد. در این مقاله قصد داریم به بررسی معماری های موجود در این زمینه پرداخته و نقاط قوت و ضعف آنها را مطرح نماییم