کاهش تراکم اتصالات در مرحله بهینه سازی منطقی با بهره گیری از اطلاعات افراز
محل انتشار: شانزدهمین کنفرانس مهندسی برق ایران
سال انتشار: 1387
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 995
فایل این مقاله در 6 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ICEE16_045
تاریخ نمایه سازی: 6 اسفند 1386
چکیده مقاله:
تراکم اتصالات امروزه به عنوان یکی از مباحث کلیدی در طراحی مدارات بسیار مجتمع به شمار می رود. تراکم بر روی مساحت، کارایی و نیز نویز همشنوایی یک تراشه تاثیر گذار بوده و از این رو کاهش آن به یکی از اهداف اصلی بهینه سازی در مراحل مختلف چرخه طراحی VLSI تبدیل شده است. در این مقاله، یک روش بهینه سازی منطقی بر پایه اطلاعات مرحله افراز و با هدف کاهش تراکم اتصالات ارایه شده است. به عبارتی دیگر در این مقاله برای بهبود تخمین محل نسبی سلول ها و نیز طول اتصالات در مرحله بهینه سازی منطقی، ضمن ارایه یک متدولوژی نوین از اطلاعات مرحله افراز نظیر تعداد تقاطع نت ها استفاده می شود. نتایج به دست آمده بر روی مدارات آزمون بهبود 3/6% در ماکزیمم تراکم اتصالات و بهبود 2/4% در متوسط تراکم اتصالات و 4/8% در افزایش سرعت را در مقایسه با متدولوژی رایج نشان می دهد.
کلیدواژه ها:
نویسندگان
علی عربی
دانشکده مهندسی کامپیوتر، دانشگاه صنعتی امیرکبیر
مرتضی صاحب الزمانی
دانشکده مهندسی کامپیوتر، دانشگاه صنعتی امیرکبیر
مهدی سعیدی
دانشکده مهندسی کامپیوتر، دانشگاه صنعتی امیرکبیر
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :