طراحی و شبیه سازی جمع کننده چند ارزشی با استفاده از گیت های چند ارزشی
محل انتشار: سومین کنفرانس ملی و اولین کنفرانس بین المللی پژوهش هایی کاربردی در مهندسی برق، مکانیک و مکاترونیک
سال انتشار: 1394
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 663
فایل این مقاله در 10 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
ELEMECHCONF03_0423
تاریخ نمایه سازی: 9 مرداد 1395
چکیده مقاله:
مدارات دیجیتال منطق چند ارزشی با افزایش تعداد سطوح ارزش های منطقی از دو سطح ( (r=2 ) به بیش از دو سطح ( r>2 ) طراحی می شوند. هدف اصلی از طراحی مدارات در حوزه چند ارزشی کاهش سطح چیپ، کاهش اتصالات داخلی و همچنین افزایش سرعت پردازش اطلاعات می باشد. به همین منظور در این مقاله با استفاده از گیت های چند ارزشی به طراحی و شبیه سازی یک جمع کننده چند ارزشی چهارتایی ( r=4 ) پرداخته شده است. همچنین با توجه به مزایای مد ولتاژ نسبت به مد جریان تمام طراحی ها در مد ولتاژ صورت گرفته است. لازم به ذکر است که شبیه سازی های صورت گرفته در این مقاله با تکنولوژی CMOS4 0.35um و با استفاده از نرم افزار HSPICE انجام شده اند.
کلیدواژه ها:
نویسندگان
محمدحسن اعتصامی
دانشجوی کارشناسی ارشد الکترونیک، دانشگاه شهید چمران اهواز
ابراهیم فرشیدی
دکترای الکترونیک، دانشگاه شهید چمران اهواز
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :