Design of A New Low-Power High-Speed CMOS Full Adder Cell
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: انگلیسی
مشاهده: 583
فایل این مقاله در 8 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
CBCONF01_0770
تاریخ نمایه سازی: 16 شهریور 1395
چکیده مقاله:
Full adder cell is one of the most fundamentalbuilding blocks in many digital circuits such as binary addersand regular multipliers. In this paper, a novel low-power highspeed20-T full adder is presented which provides full-swingoutputs and can work reliably even at low voltages. We firstpropose a new logic block diagram for full adder circuit and thenusing two main modules, i.e. low-power XOR-XNOR cell andtransmission-gate (TG) based 2-to-1 multiplexers, implement ournew design in transistor level. Our new design and somepreviously reported full adders are optimized with the samesizing algorithm at TSMC-0.18μm CMOS technology. Simulationresults using HSPICE simulator shows that our proposed circuitoffers significant enhancement in terms of power consumptionand power-delay product (PDP) in comparison with the existingcounterpart circuits.
کلیدواژه ها:
نویسندگان
Majid Amini Valashani Valashani
Department of Electrical Engineering and Electronics Research Center Iran University of Science and echnologyTehran, Iran
Sattar Mirzakuchaki
Department of Electrical Engineering and Electronics Research Center Iran University of Science and echnologyTehran, Iran
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :