طراحی و شبیه سازی جدید برای خانواده CMOS های دینامیک و دومینو
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 651
فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NAECE01_017
تاریخ نمایه سازی: 26 شهریور 1395
چکیده مقاله:
در این تحقیق یک تکنیک جدید برای کاهش توان مصرفی مدارهای منطقی دومینو ارائه شد.در مدار پیشنهادی یک بافر استفاده گردید که موجب کاهش توان در مقایسه با منطق دومینو معمولی شد. سپس یک جمع کننده با استفاده از این منطق پیشنهادی طراحی گردید که نتایج حاصل از آن حاکی از توان مصرفی پایین وتأخیر کمتری نسبت به مدارهای جمع کننده قبلی دارد. در شبیه سازی انجام شده از نرم افزار HSpice و تکنولوژی18 /0 میکرومتر استفاده گردید.
کلیدواژه ها:
نویسندگان
مریم امیری
دانشگاه آزاد اسلامی واحد فسا، گروه مهندسی برق
سجاد مشفع
دانشگاه آزاد واحد ارسنجان
کیهانه امیری
آموزش پرورش استان
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :