طراحی و پیاده سازی رمزنگار AES در بستر FPGA برای خطوط پرسرعت

الگوریتم رمزنگاری AES یکی از متداول ترین الگوریتم های رمزنگاری متقارن است. به علت قابلیت های این الگوریتم، آن را می توان بر روی بسترهای مختلفی ازجمله بر روی بسترهای سخت افزاری نظیر FPGA پیاده سازی کرد. همچنین به علت ساختار الگوریتم می توان مسیر داده رابه صورت چرخشی و یا غیر چرخشی پیاده سازی نمود. ازآنجاکه بسته به کاربرد، استفاده از هریک از این دو معماری تاثیر فراوانی بر میزان گذرده یو میزان منابع مصرفی دارد، می بایست در طراحی توازنی میان این دو عامل همواره متناقض برقرار شود. همچنین ازآنجاکه در این الگوریتم قسمتS-Box بخش بحرانی جهت دستیابی به این اهداف است، این مقاله به ارایه یک مدار ترکیبی به منظور پیاده سازی S-Box استفاده شده در تبدل جای گشت بابت در الگوریتم AES و همچنین طراحی مسیر داده در این الگوریتم به صورت غیر چرخشی و با استفاده از تکنیک خطلوله می پردازد. نتایج حاصل در مرحله Place & Route نشان می دهد که معماری ارایه شده در این مقاله بهمیزان 3669slices مصرف کرده و با بیشترین فرکانس پالس ساعت 570/776MHz قادر است عمل کند بنابراین به گذردهی 71//35Gbps دست می باید. این نتایج برروی Virtex 7 FPGA (xc7v585t-3ff1157) و با استفاده از نرم افزار Xilnx ISEبه دست آمده است.