مینیمم کردن زمان کاربرد آزمایش شبکه بر تراشه با یک روش نوین

مطالبات در محاسبات آینده و همچنین چالش های طراحی مدارات مجتمع با تراکم بالا برای تکنولوژی نانومتر نیازمند روش ها و سبک های جدیدی در طراحی هستند، که بطور قطع این روش ها از کارایی بالا و مصرف توان پایین و همچنین مقاومت بالا در برابر نویز و تغییرات فرایند برخوردار خواهند بود. یکی از مشکلات بارز، مکانیزم ارتباطی است که بایستی بین تعداد رو به افزایش بلاک ها یا هسته ها که می توانند درون یک تراشه تعبیه شوند، برقرار شود. امروزه سیستم های مبتنی بر گذرگاه و استراتژی های ارتباطی نقطه به نقطه به راحتی نمی توانند تعداد زیادی هسته تعبیه شده درون یک تراشه، را به یکدیگر مرتبط کنند و لذا طراحان سیستم های بر تراشه بزرگ را با محدودیت های زیادی مواجه ساخته است. زیر ساخت ارتباطی شبکه بر تراشه یکی از تکنولوژی های کلیدی است که بسیاری از محدودیت های طراحی سیستم های بر تراشه بزرگرا مرتفع کرده و منشا ظهور پردازنده های چند هسته ای سیستم بر تراشه با قدرت محاسباتی بالا و مصرف توان کم است. این تحقیق روی آزمایش همین زیر ساخت ارتباطی شبکه بر تراشه متمرکز است. انگیزه انجام این کار این است که با تداوم کوچک سازی مدارات در تکنولوژی نانومتر، نواقص و اشکالات یک چالش جدی برای ساخت مدارات مجتمع با میلیون ها ترانزیستور خواهند شد. بنابراین راه حل هایی بایستی جهت آشکارسازی اشکالات زیرساخت ارتباطی شبکه بر تراشه توسعه داده شود. در این تحقیق، یک روش خود آزمون توکار با کارایی بالا برای آزمایش لینک های بین سویچ ها پیشنهاد شده است که نقش بسزایی را در کاهش چشمگیر زمان کاربرد آزمایش ایفا می کنند. در این روش با بکارگیری خود آزمون توکار، آزمایش هم زمان کلیه لینک های زیر ساخت ارتباطی شبکه بر تراشه را در یک نشست آزمایش فراهم می کند بطوری که کلیه لینک های ارتباطی بطور کاملا موازی مورد آزمایش قرار می گیرند که زمان کاربر آزمایش به حداقل می رسد.