طراحی یک مدار جمع کننده 4 بیتی مبتنی بر منطق دامینو با کاهش مصرف توان و تاخیر

در این مقاله یک مدار پیشنهادی برای کاهش توان مصرفی ارایه می کنیم. درواقع، یک تکنیک جدید برای کاهش توان مصرفی ارایه می کنیم. درواقع، نشان می دهیم که مدار منطق دامینوی پیشنهادی مصرف توان بسیار پایین تر و تاخیر بسیار کمتری نسبت به مدارهای منطق دامینوی قبلی دارد. هدف این مقاله طراحی یک جمع کننده ی 4 بیتی با مصرف توان بسیار پایین می باشد. در واقع هدف اصلی کمینه کردن مصرف توان و کاهش مساحت تراشه با استفاده از تکنیک دامینو و استفاده از تعداد ترانزیستور کمتر می باشد. نشان می دهیم که جمع کننده ی 22 ترانزیستوری پیشنهادی مصرف توان کمتری نسبت به ساختار 10 ترانزیستوری دارد.