مقایسه طراحی مدار اینورتر CMOS و FinFET در ناحیه زیر آستانه با تکنیک کاهش جریان نشتی

در این مقاله خلاصه ای از تفاوت عملکرد یک اینورتر بوت استرپ CMOS در تکنولوژی 90 نانومتر با FinFET درتکنولوژی 20 نانومتر در ناحیه زیر آستانه با تکنیک کاهش جریان نشتی می باشد.در این مقاله نشان داده شده است که توان مصرفی وتوان نشتی در مدار با طراحی FinFET نسبت به مدار CMOS کاهش یافته است اما تاخیر مدار CMOS کمتر از آن است و در نهایت شاهد این خواهیم بود که PDP و EDP مدار FinFET بهینه تر از مدار CMOS خواهد بود.همچنین نشان داده شده است که بارهای مختلف چه تاثیری در توان مصرفی خواهند گذاشت.