کاهش جریان اتصال کوتاه در خانواده منطقی CMOS ایستا: یک خانواده منطقی جدید

در این مقاله روشی نوین برای کاهش جریان اتصال کوتاه در گیت های منطقی ایستا پیشنهاد شده است. اعمال روش پیشنهاد شده بر روی گیت های منطقی ایستا یک خانواده جدید منطقی CMOS را معرفی می کند. خانوده منطقی پیشنهاد شده به نحو مطلوبی از خاصیت ذاتی تاخیر انتشار ترانزیستورها برای کاهش توان مصرفی مدار استفاده می کند. در این خانواده منطقی جدید، طوری از تاخیر ذاتی ترانزیستورها استفاده شده است که میشود جریان عبوری از VDD به GND (جریان اتصال کوتاه) را در لحظه تغییر وضعیت خروجی تا حد زیادی کاهش داد. در خانواده منطقی پیشنهاد شده نحوه طراحی مدار به نوعی است که گستره تغییرات ولتاژ خروجی مدار را کاهش می دهد. این امر هر چند حاشیه نویز مدار را تا حدی کاهش میدهد اما بخاطر محدود کردن تغییرات ولتاژ، بهبود قابل توجهی را در توان مصرفی مدار موجب می شود. برای بررسی صحت عملکرد مدار، سه گیت منطقی اصلی NOT, NAND, NOR که اساس طراحی مدارات دیجیتال هستند پیاده سازی شده و عملکرد آنها مورد بررسی قرار گرفته است. شبیه سازی مدارها با استفاده از تکنولوژی فایل TSMC 180nm انجام گرفته است