بررسی توان در مدار وارونگرCMOS با استفاده از تکنولوژی های 90nm 65 و nm و کاهش ولتاژ منبع تغذیه

امروزه ناحیه تمرکز اصلی در صنعتVLSI اتلاف توان و مصرف توان تراشه می باشد.تکنیک های مختلف براساس مدهای ذخیره توان،طراحی ساختار،بازسازی مدارها،طرح توزیع کلاک توسعه داده شده اند.سیستمهای کدگذاری متفاوت برای کاهش کار سوییچینگ مدار توسعه داده شده است.هم اکنون صنعت بسوی نانوتکنولوژی درحال حرکت است ، به همین دلیل در این مقاله سعی شده است تا با استفاده ازترانزیستورهایی در مقیاس نانو و کاهش ولتاژ منبع تغذیه با توجه به تکنولوژی در نظر گرفته شده در هر مرحله ، توان مصرفی را در مدار cmos تا حد امکان کاهش دهیم .