طراحی و شبیه سازی تمام جمع کننده با استفاده از خانواده جدید دومینو FTL
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 539
فایل این مقاله در 7 صفحه با فرمت PDF قابل دریافت می باشد
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
BPJCEE01_146
تاریخ نمایه سازی: 6 اسفند 1395
چکیده مقاله:
در این پژوهش، با هدف دست یابی به منطقی نوین در خانواده های دینامیک و بررسی کارایی آن در مدارات پایه ای یجیتال ( برای مثال جمع کننده های 10 بیتی ) به طراحی و شبیه سازی پرداخته شد. در شبیه سازی های انجام شده از نرم افزار HSPICE و تکنولوژی 0/18 میکرومتر CMOS استفاده گردید. در این تحقیق یک تکنیک جدید بر ای کاهش توان مصرفی برای مدارهای منطق دومینو ارائه شد که در مدار پیشنهادی یک بافر استفاده گردید که موجب کاهش مصرف توان در مقایسه با منطق دومینوی معمولی شد. در واقع مدار پیشنهادی مصرف توان پایین و تأخیر کمتری نسبت به مدار منطق دومینوی قبلی دارد. سپس یک جمع کننده با استفاده از منطق پیشنهادی طراحی گردید که نتایج حاصل از آن حاکی از توان مصرفی پایین تر نسبت به مدارهای جمع کننده قبلی بود.
کلیدواژه ها:
نویسندگان
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :