طراحی و تحلیل پالس فلیپ فلاپ با توان پایین در عملکرد بالا

سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 525

فایل این مقاله در 8 صفحه با فرمت PDF و WORD قابل دریافت می باشد

استخراج به نرم افزارهای پژوهشی:

لینک ثابت به این مقاله:

شناسه ملی سند علمی:

NSOECE05_025

تاریخ نمایه سازی: 10 تیر 1396

چکیده مقاله:

در این مقاله یک فلیپ فلاپ با عملکرد بالا و توان مصرفی پایین با مولد پالس خارجی معرفی شده است. ساختار پیشنهادی از مسیرهای دشارژ کاسته است وعلاوه بر آن با استفاده از کاهش شارژ و دشارژهای اضافی در زمان یکسان بودن ورودی ها در چندین پالس، از میزان توان مصرفی و زمان ورودی به خروجی کاهش میدهد و پارامتر توان تاخیر تولیدی را بهبود میبخشد. شبیه سازی فلیپ فلاپ با استفاده از تکنولوژی TSMC CMOS 90nm انجام شده است. این فلیپ فلاپ 21.6% توان مصرفی و 17.1% تاخیر ورودی به خروجی را کاهش میدهد.

نویسندگان

راضیه اکبری خراجی

دانشجو، دانشگاه شهید چمران اهواز

ابراهیم فرشیدی

دانشیار، دانشگاه شهید چمران اهواز

عبدالنبی کوثریان

دانشیار، دانشگاه شهید چمران اهواز

مراجع و منابع این مقاله:

لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :
  • reduced clock-swing flip- flop(RCSFF) for 63%power reduction, 4Aه 3. H. ...
  • A. G. M. Strollo, D. De Caro, E. Napoli, and ...
  • Aء 2. F. Klass, C. Amir, A. Das, K. Aingaran, ...
  • H. Mahmoodi, V. Tirumal ashetty, M. Cooke, and K. Roy, ...
  • H. Partovi, R. Burd, U. Salim, F.Weber, L. DiGregorio, and ...
  • J. F. Lin, 2014, :Low-Power Pul se-Triggered Flip-Flop Design Based ...
  • M.W. Phyu, W.L. Goh, and K.-S. Yeo, 2005, "A low-power ...
  • S. D. Naffziger, G. Colon-Bonet, T. Fischer, R. Riedlinger, T. ...
  • S. H. Rasouli, A. Khademzadeh, A. Afzali-Kusha, and M. Nourani, ...
  • P. Zhao, J. McNeely, S. Venigalla, G. P. Kumar, M. ...
  • نمایش کامل مراجع