کاهش انرژی مصرفی در تراشه های چند هسته ای با تخصیص سطوح ولتاژ مختلف
سال انتشار: 1395
نوع سند: مقاله کنفرانسی
زبان: فارسی
مشاهده: 530
- صدور گواهی نمایه سازی
- من نویسنده این مقاله هستم
استخراج به نرم افزارهای پژوهشی:
شناسه ملی سند علمی:
NSOECE05_094
تاریخ نمایه سازی: 10 تیر 1396
چکیده مقاله:
کاهش مصرف انرژی با در نظر گرفتن کارآیی به عنوان یکی از موضوعات مهم در طراحی تراشه های چند هسته ای مطرح گردیده است. یکی از روش های مطرح شده جهت کاهش توان مصرفی با حفظ کارایی، تخصیص فرکانس های متفاوت به هر یک از پردازنده ها یا تعریف ناحیه های فرکانسی است. افراز بندی صحیح، تخصیص سطوح ولتاژ مناسب، تعداد مبدل های سطوح ولتاژ و نگاشت به جای هسته ها بر روی همبندی تاثیر به سزایی در کاهش توان مصرفی با رعایت کارآیی دارد. با افزایش تعداد هسته ها پیچیدگی مسیله خصوصا در افرازبندی و جایگشت های چینش افزایش می یابد. در این مقاله راهکاری جدید جهت افراز بندی و نگاشت هسته ها بر اساس الگوی از پیش مشخص بر روی همبندی مش استاندارد ارایه گردیده است که در مقایسه با {اگراس}[4]{ویونگ}[8]و {VISION}[9]به ترتیب 15% و 20% و 23% کاهش کاهش توان مصرفی با رعایت کارآیی را دارد.
کلیدواژه ها:
نویسندگان
حسین حداد
دانشجو دانشگاه علوم و تحقیقات تهران
میدیا رشادی
عضو هیت علمی دانشگاه علوم و تحقیقات تهران
اکرم رضا
عضو هیت علمی دانشگاه آزاد اسلامی واحد شهر قدس تهران
مراجع و منابع این مقاله:
لیست زیر مراجع و منابع استفاده شده در این مقاله را نمایش می دهد. این مراجع به صورت کاملا ماشینی و بر اساس هوش مصنوعی استخراج شده اند و لذا ممکن است دارای اشکالاتی باشند که به مرور زمان دقت استخراج این محتوا افزایش می یابد. مراجعی که مقالات مربوط به آنها در سیویلیکا نمایه شده و پیدا شده اند، به خود مقاله لینک شده اند :